在英特爾內(nèi)部有這樣一個組織，他們致力于前沿技術(shù)的研發(fā)，應(yīng)變硅、Hi-K金屬柵極、FinFET等技術(shù)均是出自他們之手。他們就是——英特爾組件研究團(tuán)隊，是英特爾技術(shù)開發(fā)(Technology Development, TD)部門內(nèi)的一個研究組織。在摩爾定律即將走到極限的時刻，這個組織又在進(jìn)行哪些研究?

　　作為IEDM的“常客”，英特爾近日在IEDM上展示了一些新技術(shù)突破。

　　背面供電：超越PowerVia

　　英特爾是較早進(jìn)行背面供電技術(shù)的芯片公司之一。

　　說到背面供電技術(shù)出現(xiàn)的契機(jī)，就不得不談及芯片互連的瓶頸。隨著摩爾定律推動晶體管密度的不斷增加，傳統(tǒng)的芯片設(shè)計面臨了嚴(yán)重的互連瓶頸。在有限的空間內(nèi)，為了滿足日益增長的性能需求，傳統(tǒng)的面向上(front-side)供電和信號傳輸設(shè)計開始顯得不足。

　　為了優(yōu)化芯片的性能，尤其是減少電阻和電容的影響，需要一種新的設(shè)計方法。背面供電技術(shù)提供了一種有效的解決方案，能夠分離供電和信號傳輸路徑，從而減少這兩者之間的互相干擾。

　　英特爾的PowerVia背面供電技術(shù)有效地解決了上述挑戰(zhàn)。通過在晶體管的背面實現(xiàn)供電，PowerVia技術(shù)使得晶體管的兩側(cè)均能實現(xiàn)互連，并通過垂直連接實現(xiàn)兩層互連間的通信。這種設(shè)計允許將背面互連專用于供電，使用大截面、低電阻的導(dǎo)線，而將前面的互連主要用于信號傳輸。這樣，每個互連層可以針對其主要功能進(jìn)行優(yōu)化，無需在供電和信號傳輸之間做出妥協(xié)。

　　將供電線路從芯片的前部轉(zhuǎn)移到背部，不僅提升了芯片的性能，而且為前部互連釋放了空間，減少了工藝復(fù)雜性和成本。這種分離導(dǎo)線的方法提供了顯著的性能提升，并有助于進(jìn)一步的微型化發(fā)展。英特爾的PowerVia技術(shù)將于明年生產(chǎn)準(zhǔn)備就緒。

　　而現(xiàn)在，英特爾組件研究團(tuán)隊已經(jīng)開始著手研究超越PowerVia的未來技術(shù)。如下圖所示，英特爾引入了一項創(chuàng)新技術(shù)——背面觸點。這項技術(shù)的引入標(biāo)志著英特爾在單層器件設(shè)計上的一次重大突破，允許單個晶體管層從上、下或同時從兩側(cè)進(jìn)行連接。

　　背面觸點的主要作用是通過背面的大截面導(dǎo)線直接向晶體管供電，從而繞過傳統(tǒng)的電路路徑，顯著提高了供電效率。這種設(shè)計的直接好處包括減少了單元內(nèi)的金屬使用量，降低了電容和寄生電容效應(yīng)，從而提高了開關(guān)速度并減少了功耗。此外，由于無需為PowerVia預(yù)留額外空間，能夠在相同的芯片面積內(nèi)實現(xiàn)更緊密的組件布局，進(jìn)而增加了晶體管密度。

　　值得一提的是，該背面觸點技術(shù)可以與 PowerVia一起部署，也可以單獨部署。通過透射電子顯微鏡(TEM)圖像分析，可以觀察到英特爾已經(jīng)有能力制造出對稱的背面觸點。背面觸點從頂部和底部看起來非常相似，而英特爾將在 IEDM 2023上展示的電性能表現(xiàn)表明，這種背面觸點不僅在幾何形狀上非常相似，而且在電性能表現(xiàn)上也非常相似。

　　背面觸點技術(shù)與PowerVia渴望在堆疊技術(shù)上發(fā)揮關(guān)鍵作用。晶體管堆疊技術(shù)是微電子行業(yè)的一項重要創(chuàng)新，它致力于在單位面積上增加晶體管數(shù)量。這種技術(shù)通過在PMOS晶體管上疊加NMOS晶體管，創(chuàng)造出新的拓?fù)浣Y(jié)構(gòu)，以實現(xiàn)更高的芯片性能和密度。晶體管堆疊的一個核心挑戰(zhàn)是如何同時為堆疊層的頂部和底部晶體管提供電力和信號。而這兩種技術(shù)共同為晶體管堆疊提供了高效的能源和信號分配。

　　在當(dāng)下的芯片設(shè)計中，散熱成為芯片工作者的一大難題。英特爾已經(jīng)證明，PowerVia技術(shù)在同等功率密度下，其熱性能和響應(yīng)與傳統(tǒng)的非背面供電設(shè)計基本一致。此外，研究表明，使用背面觸點技術(shù)不會對熱性能造成負(fù)面影響，這一發(fā)現(xiàn)對于確保芯片在高性能操作下的穩(wěn)定性至關(guān)重要。

　　總之，通過創(chuàng)新的互連解決方案，英特爾正推動晶體管技術(shù)向更高的性能和密度邁進(jìn)。

　　3D堆疊架構(gòu)：超越RibbonFET

　　CFET或3D晶體管堆疊被認(rèn)為是下一代晶體管縮放的主流架構(gòu)。在3D堆疊結(jié)構(gòu)領(lǐng)域，我們都知道，英特爾提出了RibbonFET技術(shù)，在2023的IEDM上，英特爾組件研究團(tuán)隊展示了其在晶體管尺寸縮減架構(gòu)方面的最新進(jìn)展，超越了RibbonFET技術(shù)。

　　為了推動晶體管的尺寸縮減，英特爾在2023年成功地將單片式NMOS和PMOS結(jié)合在一起，并通過PowerVia和直接背面設(shè)備接觸，展示了在單個鰭片和多晶硅層上的緊湊型反相器設(shè)計，并在多晶硅層實現(xiàn)了60納米的接觸間距。這表明，通過這些技術(shù)，英特爾正在推動晶體管技術(shù)向更小尺寸的發(fā)展，同時保持高性能和集成度。

　　上圖右側(cè)描述了英特爾構(gòu)建的結(jié)構(gòu)類型

　　這些成果標(biāo)志著英特爾在晶體管技術(shù)方面取得了顯著的進(jìn)步，特別是在提高集成電路的密度和減小晶體管尺寸方面。通過這種創(chuàng)新的3D堆疊技術(shù)，英特爾在推動電子器件向更高性能和更小尺寸發(fā)展的道路上邁出了堅實的一步。

　　材料創(chuàng)新：超越硅邊界

　　隨著科技發(fā)展，對于更高的功率密度和能源效率提出了新的要求，特別是在5G和電源領(lǐng)域。在去年的IEDM 2022上，不僅為300毫米硅基氮化鎵晶圓的制造開辟了新路徑，而且在功率傳輸效率上取得了歷史性的突破，實現(xiàn)了比行業(yè)標(biāo)準(zhǔn)高出20倍的增益，并刷新了高性能供電的記錄。

　　今年，英特爾再次推進(jìn)界限，展示了一種大規(guī)模的3D單片工藝，這項工藝巧妙地將氮化鎵和硅CMOS技術(shù)融合在一起，采用了稱為“層轉(zhuǎn)移”的技術(shù)在300毫米硅晶圓上完成。這項技術(shù)，被稱為“DrGaN”，標(biāo)志著CMOS驅(qū)動器與氮化鎵功率器件集成的新時代。

　　早在2004年，英特爾首次提出了DrMOS概念，即將CMOS驅(qū)動器與硅功率器件集成。這個當(dāng)時的先鋒想法，如今已經(jīng)成為個人電腦和數(shù)據(jù)中心供電的行業(yè)標(biāo)準(zhǔn)，并在市場中廣泛傳播。這種集成技術(shù)通過減少寄生參數(shù)，提供了更高的功率密度解決方案，從而使硅晶體管能夠提供更高效的供電解決方案。

　　氮化鎵功率器件是近年來才興起的新型半導(dǎo)體材料，由于其卓越的電氣性能，迅速成為行業(yè)的焦點。直到去年，英特爾才發(fā)布具有20倍優(yōu)勢的氮化鎵功率器件。更為突出的是，英特爾實現(xiàn)了將氮化鎵和硅CMOS技術(shù)在同一晶圓上進(jìn)行3D單片集成的里程碑。

　　英特爾堅信，通過DrGaN集成，未來計算的功率密度和效率需求將得到滿足。這一信念基于氮化鎵晶體管固有的優(yōu)勢，能夠在不犧牲性能的前提下，提供更高的功率密度和更優(yōu)的能效。從DrMOS到DrGaN，英特爾展示了其在行業(yè)中的領(lǐng)導(dǎo)地位和對技術(shù)進(jìn)步的深刻理解。

　　結(jié)語

　　在摩爾定律挑戰(zhàn)的邊緣，英特爾組件研究團(tuán)隊再次展現(xiàn)了其對半導(dǎo)體行業(yè)不懈追求的承諾。他們所追求的，不僅是解決當(dāng)前的技術(shù)挑戰(zhàn)，而是提前預(yù)見并主導(dǎo)下一代計算的未來。英特爾的這一系列創(chuàng)新不僅僅是技術(shù)的飛躍，更代表了一種無畏探索未知、永不滿足的精神，一種將理論變?yōu)榭捎|碰實踐的勇氣，以及對半導(dǎo)體未來美好愿景的堅定信念。

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