特征

■標(biāo)準(zhǔn)數(shù)字音頻接口接收器（EIAJ1201）

■采樣率：32/44.1/48/88.2/96 kHz

■恢復(fù)128/256/384/512 fs系統(tǒng)時鐘

■非常低抖動的系統(tǒng)時鐘輸出（通常為80ps）

■片上主時鐘振蕩器，只需要外部12.000 MHz或16.000 MHz晶體

■可選輸出PCM音頻數(shù)據(jù)格式

■使用塊啟動信號輸出用戶位數(shù)據(jù)、標(biāo)志信號和信道狀態(tài)數(shù)據(jù)

■單電源+3.3V電源

■包裝：28 SSOP

應(yīng)用

■AV接收器

■ MD播放器

■ DAC單元

說明

DIR1701是一種數(shù)字音頻接口接收器（DIR），它根據(jù)AES/EBU、IEC958、S/PDIF和EIAJCP340/1201消費者和專業(yè)格式接口標(biāo)準(zhǔn)接收和解碼高達(dá)96 kHz的音頻數(shù)據(jù)。DIR1701將信道狀態(tài)位和用戶位直接解復(fù)用到串行輸出引腳，并為最重要的信道狀態(tài)位提供專用的輸出引腳。

DIR1701的顯著優(yōu)點是具有96 kHz的采樣率能力和通過采樣周期自適應(yīng)控制跟蹤（SpAct）系統(tǒng)實現(xiàn)的低抖動時鐘恢復(fù)。輸入信號重新鎖定與專利采樣周期自適應(yīng)控制跟蹤系統(tǒng)，以獲得最大質(zhì)量。這兩個功能是最新的消費類和專業(yè)音頻設(shè)備所必需的，其中DIR有一個接口到任何類型的delta-sigma型ADC/DAC，采樣率為96khz。

方塊圖

基本運算理論

DIR1701有兩個PLL，PLL1和PLL2。SpAct（Sampling Period Adaptive Controlled Tracking，采樣周期自適應(yīng)控制跟蹤）系統(tǒng)是一種新開發(fā)的時鐘恢復(fù)結(jié)構(gòu)，它能從S/PDIF數(shù)據(jù)輸入中獲得非常低的時鐘抖動。DIR1701需要一個系統(tǒng)時鐘輸入來操作SpAct；內(nèi)部PLL1提供100 MHz的執(zhí)行時鐘。系統(tǒng)時鐘可以通過在XTI/XTO引腳上連接合適的晶體諧振器或在XTI引腳上應(yīng)用外部時鐘輸入來獲得，如圖1所示。內(nèi)部PLL2利用SpAct頻率估計器的輸出信號生成系統(tǒng)時鐘SCKO。

當(dāng)S/PDIF輸入信號停止時，SCKO保持最新跟蹤頻率。此外，DIR1701通過解鎖引腳的高電平輸出指示解鎖狀態(tài)。當(dāng)S/PDIF信號重新啟動時，使用SpAct估計器，PLL將以非常低的抖動鎖定在1ms左右。然后，DIR1701通過解鎖引腳的低電平輸出指示鎖定狀態(tài)。在這種狀態(tài)下，BRATE管腳表示輸入S/PDIF信號的實際比特率。

系統(tǒng)時鐘輸出

DIR1701的主要功能是從數(shù)字音頻傳輸線恢復(fù)音頻數(shù)據(jù)和低抖動時鐘?？梢陨傻臅r鐘是SCKO（128/256/384/512fs，如表1所示）、BCKO（64fs）和LRCKO（1fs）。SCKO是模擬鎖相環(huán)中壓控振蕩器（VCO）的輸出。鎖相環(huán)功能由壓控振蕩器、相位和頻率檢測器以及外部二階環(huán)路濾波器組成。閉環(huán)傳遞函數(shù)指定了PLL抖動衰減特性，如圖2所示。

應(yīng)通過將BRSEL引腳連接到表2中所示的輸出引腳BFRAME或CSBIT之一來定義內(nèi)部PLL的晶體頻率。12MHz晶體諧振器可用于128fs（CSBIT）、256fS（開放）和384fs（BFRAME）。512fs（BFRAME）采用16mhz晶體諧振器。系統(tǒng)時鐘頻率可通過SCF0、SCF1引腳（如表3所示）的控制數(shù)據(jù)進行設(shè)置；在應(yīng)用復(fù)位之前，該數(shù)據(jù)必須穩(wěn)定。

表4顯示了系統(tǒng)的狀態(tài)以及音頻時鐘和標(biāo)志的狀態(tài)。晶體諧振器或外部時鐘輸入所需的系統(tǒng)時鐘精度為±500ppm。

SCKO定時

比特率檢測

通過使用間隔頻率估計器（而不是S/PDIF信道狀態(tài)位），DIR1701自動檢測輸入S/PDIF信號的采樣率并指示BRATE管腳處的頻率。

表5列出了報告的頻率范圍。除88.2和96 kHz外，這些采樣率與S/PDIF規(guī)范中定義的信道狀態(tài)位相同。當(dāng)比特率為88.2或96 kHz時，指示器顯示相同的HL值。S/PDIF規(guī)范中未定義此狀態(tài)。

鎖相環(huán)運行時序規(guī)范

鎖定時間

音頻數(shù)據(jù)輸出時序與鎖相環(huán)狀態(tài)指示時序的關(guān)系

當(dāng)模擬PLL仍然被解鎖并且S/PDIF信號開始時，在至少10個上升沿之后，S/PDIF解碼器可以檢測到輸入的S/PDIF信號。DOUT引腳變低（靜音），直到模擬鎖相環(huán)鎖定。該靜音周期tINT小于1ms（模擬鎖相環(huán)鎖定時間小于0.5ms）。當(dāng)解碼器檢測到輸入的S/PDIF信號已停止時，UNLOCK在下一個LRCKO轉(zhuǎn)換處變高。SCKO將其頻率保持在最新跟蹤的比特率。

當(dāng)移除復(fù)位后S/PDIF信號不存在時，DIR1701音頻時鐘（SCKO、BCKO、LRCKO）的頻率未知。

解鎖標(biāo)志最小脈沖寬度時間

案例A PLL解鎖時

當(dāng)鎖相環(huán)解鎖時，解鎖標(biāo)志引腳為高電平，音頻數(shù)據(jù)輸出DOUT變低（靜音）。靜音周期tUNL至少為200 ms。在此期間，SCKO、BCKO和LRCKO頻率保持最新跟蹤頻率。

如果在此解鎖周期內(nèi)再次連接S/PDIF信號，則比特率在至少1毫秒后（在解鎖標(biāo)志變低之前）更改為輸入信號頻率。CKTRNS引腳表示SCKO的有效性。當(dāng)CKTRNS較高時，SCKO、BCKO和LRCKO的頻率處于狀態(tài)間的轉(zhuǎn)換狀態(tài)。

發(fā)生奇偶校驗錯誤時的情況B

當(dāng)在一個子幀間隔中發(fā)生奇偶校驗錯誤時，解鎖在該子幀期間變?yōu)楦?，然后在下一個到達(dá)的子幀處返回低。

在這個奇偶校驗錯誤的子幀期間，數(shù)據(jù)輸出將保存每個信道的先前數(shù)據(jù)。

PCM音頻接口

DIR1701可以生成標(biāo)準(zhǔn)格式的16位或24位輸出數(shù)據(jù)和IIS格式的24位輸出數(shù)據(jù)。

使用格式引腳FMT1、FMT0選擇DIR1701的PCM音頻接口格式。表6顯示了FMT引腳配置。

專業(yè)和消費應(yīng)用的專用輸出引腳

DIR1701具有并行輸出引腳，適用于專業(yè)和消費應(yīng)用。在專業(yè)模式下，去加重標(biāo)志EMFLG表示50/15-μs的時間常數(shù)預(yù)加重。當(dāng)CSBIT字節(jié)0的位0為高時，設(shè)置專業(yè)模式。當(dāng)CSBIT字節(jié)0的第2至4位為110時，EMFLG變?yōu)楦?。在其他情況下，EMFLG較低。音頻/非音頻標(biāo)志ADFLG表示S/PDIF數(shù)據(jù)模式，即CSBIT字節(jié)0的第1位。當(dāng)ADFLG低時，S/PDIF數(shù)據(jù)包括PCM音頻信號。在其他情況下，ADFLG很高。

在消費者模式下，EMFLG表示2通道音頻，預(yù)加重時間為50/15-μs。當(dāng)CSBIT字節(jié)0的位0為低時，設(shè)置消費者模式。當(dāng)CSBIT字節(jié)0的位3到5為100時，EMFLG變?yōu)楦?。在其他情況下，EMFLG較低。ADFLG信號指示S/PDIF是否包括數(shù)字?jǐn)?shù)據(jù)，例如AC-3。當(dāng)CSBIT字節(jié)0的位1為高時，傳入的S/PDIF包括非音頻信號。在其他情況下，ADFLG較低。

這些專用輸出引腳僅檢查L-ch CS信息。DIR1701在專業(yè)模式下不支持CRC檢查功能。至于其他標(biāo)志，專業(yè)和消費者應(yīng)用的CS位和用戶位直接由CSBIT（引腳15）和URBIT（引腳16）的串行模式提供。這些針腳表示L-ch和R-ch信息順序。

音頻數(shù)據(jù)和時鐘定時如下所述。當(dāng)相應(yīng)的子幀到達(dá)時，串行輸出數(shù)據(jù)在16±8 BCKO時鐘之后開始。當(dāng)B子幀到達(dá)時，BFRAME pin在1/fs x 32（s）期間變?yōu)楦撸缓驜FRAME在32幀后返回低。

復(fù)位順序

DIR1701需要在上電后進行外部復(fù)位操作。圖10顯示了通電后的重置順序。當(dāng)內(nèi)部復(fù)位序列完成且CKTRNS變?yōu)榈碗娖綍r，DIR1701已準(zhǔn)備好接收S/PDIF信號。BFRAME、EMFLG、URBIT和CSBIT引腳用于RST上升沿到CKTRN下降沿的配置。當(dāng)CKTRNS變低后，S/PDIF信號被接受。RST，tRST的最小脈沖寬度為100ns。電源達(dá)到3V后的RST延遲應(yīng)至少為10ms。RST低時，除CKTRN和UNLOCK外的所有輸出引腳均為低。

典型電路連接

C1、C2：旁路電容器，1μF至10μF

C3，C4：旁路電容器，0.01μF至0.1μF

C5，C6：OSC電容器，10至33 pF

C7：回路濾波電容器，0.022μF

C8：紋波電容器，0.0022μF

R1：OSC電阻器，1 MΩ

R2：回路濾波電阻，6.8 kΩ++

注：A.所有線性尺寸單位均為毫米。

B、 本圖紙如有更改，恕不另行通知。

C、 主體尺寸不包括不超過0.15的模具飛邊或突出物。

D、 屬于JEDEC MO-150。

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